12月28日,阿里達摩院發表了2021十大科技趨勢,令業內歡欣鼓舞的是“以氮化鎵、碳化硅為代表的第三代半導體迎來應用大爆發”列為十大之首。
碳化硅MOSFET在光伏、充電、新能源汽車等應用領域優于IGBT的卓越性能不用質疑。但與此同時,因其材料、結構的特殊性,碳化硅MOSFET的可靠性與壽命也一直是工程師們關注與討論的熱點。
跨年8期連載,我們以白皮書的形式介紹碳化硅MOSFET柵極氧化層可靠性,交流和直流偏壓溫度不穩定性,體二極管退化,抗短路和宇宙射線能力,產品標準和汽車級認證等8大話題,全文3萬多字。
《工業級SiC MOSFET的柵極氧化層可靠性——失效率和壽命》
英飛凌基于CoolSiC™溝槽柵的碳化硅功率MOSFET,憑借杰出的系統性能,在功率轉換開關器件的優值系數(FOM)值上取得了巨大改進。這能給許多應用帶來更高的效率和功率密度,以及更低的系統成本。該技術也可為創造更多新應用和新拓撲帶來可能。
SiC能作為功率器件原材料的原因之一是,它能借用硅器件的許多著名概念和工藝技術,其中包括基本的器件設計,如垂直型肖特基二極管或垂直型功率MOSFET(對JFET和BJT進行一些改進后獲得的替代結構)。因此,用于驗證硅器件長期穩定性的許多方法可以直接用到SiC上。但更深入的分析表明,基于SiC的器件還需要進行一些不同于Si器件的額外可靠性試驗,原因包括:
材料本身及其具有的特定缺陷結構、各向異性、機械性能和熱性能等
更大的帶隙及其對MOS器件的界面陷阱密度和動力特性的影響
材料本身及外部界面——如器件邊緣(包括新邊緣端設計)——最多增強10倍左右的運行電場,以及這對氧化層壽命的影響
高壓運行(VDS>1000V)與快速開關(>50V/ns)相結合的新運行模式
以下章節將詳細講解這些內容。
SiC MOSFET的柵極氧化層可靠性簡介
大量的柵極氧化層早期失效多年來一直在阻礙SiC MOSFET的商業化進程,并引發出對SiC MOS開關能否像Si技術一樣可靠的懷疑。過去十年里,SiC技術已發展得基本成熟,SiC MOS器件的柵極氧化層可靠性已逐步取得改進。這為它們成功地進入大眾市場打開了大門。
在柵極氧化層可靠性領域,可以重復使用Si技術的許多專業知識。例如,事實表明,SiC器件上的SiO2的物理擊穿場強與Si器件上的SiO2相似(即使不相同)。這意味著,在SiC上制取的SiO2的整體擊穿穩定性與在Si上制取的SiO2一樣好。SiC MOSFET的柵極氧化層可靠性之所以不如Si MOSFET,是由“外在”的缺陷導致的。外在的缺陷是指柵極氧化層發生細微的變形,致使局部氧化層變薄,如圖1所示。
圖1. SiO2的外在缺陷示意圖。外在缺陷可以是由氧化層變形(因為EPI或襯底缺陷)等原因導致的物理氧化層變薄,也可以是由介電場強降低(因為含有金屬雜質、顆粒或孔隙)導致的電氣氧化層變薄。
有些變形可能源自于EPI或襯底缺陷、金屬雜質、顆粒,或在器件制造過程中摻入到柵極氧化層中的其他外來雜質。
SiC MOSFET柵極氧化層可靠性篩查的基本方面
結束流片時,因為具有更大數量的雜質缺陷,在SiC上制取的柵極氧化層通常擁有更高的早期失效概率,如圖2所示。
圖2. 氧化層厚度和面積相同的SiC MOSFET和Si MOSFET的外在和內在韋伯(Weibull)分布的示意圖。F是指累積失效概率,t是指時間。由于電氣缺陷密度更高,SiC MOSFET的柵極氧化層的外在缺陷密度高出3-4個數量級。芯片壽命是指器件在正常使用條件下在應用中必須正常工作的時間。
為了讓SiC MOSFET和Si器件一樣可靠,在處理時必須最大限度降低柵極氧化層缺陷密度。此外,必須開發創新的篩查技術——例如通過電氣終端測試,以識別并剔除可能有缺陷的器件。在終測中篩選有缺陷的器件,通常需要對每個器件施加預定幅值和時間的高柵極電壓應力脈沖。該應力脈沖可用于識別出具有關鍵外部缺陷的器件,留下沒有外部缺陷的、或只存在非關鍵外部缺陷的器件。在篩查中留下來的剩余器件具有明顯更高的柵極氧化層可靠性。
要想實現快速高效的柵極電壓篩查,必須具備的一個條件是,柵極氧化層應比達到固有的壽命目標通常所需的氧化層厚很多。柵極氧化層越厚,越能使用比器件典型應用電壓高很多的篩查電壓,同時保證不損壞能通過篩查試驗的無缺陷器件。篩查電壓與應用電壓之比越大,電氣篩查效率越高。通過在終測中剔除有缺陷的器件,客戶面臨的潛在可靠性問題就能被器件制造商遭受的微小良率損失所取代。通過我們篩查試驗的SiC MOSFET顯示出與Si MOSFET或IGBT同樣優異的柵極氧化層可靠性。
柵極氧化層更厚的缺點是,MOS溝道電阻略高。MOS溝道電阻與柵極氧化層厚度成正比,可以在總導通電阻中占據很大的比例,尤其是對于電壓等級較低的、漂移區電阻相對較小的器件而言。畢竟,高篩查效率以及SiC MOSFET優異的柵極氧化層可靠性并不完全是輕易得到的,而是以導通電阻略微增大為代價的。雖然難以避免這種在可靠性與性能之間進行折中的設計,但或許可以利用導通電阻和柵極氧化層可靠性與柵極氧化層厚度的相關性不同的這一事實。
雖然柵極氧化層的可靠性隨氧化層厚度的增加而呈指數級提高,但導通電阻僅呈線性增加。在漂移區電阻更為突出的高溫條件下,性能損失相對而言反倒更小。總而言之,使用較厚的柵極氧化層,只需犧牲一丁點兒性能,就能換取可靠性的大幅提高。英飛凌從一開始就決定使用溝槽式的MOSFET技術。這是因為溝槽式器件與氧化層更厚的平面式器件相比,在MOSFET處于通態時柵極氧化層上電場強度較小且溝道電導率明顯更高。
經典的老化試驗可以替代在高篩查電壓和室溫下進行的柵極電壓篩查,但它并不是很有吸引力。在老化過程中,器件通常需要承受更長時間的較低柵極電壓和高溫工況。這種方法有幾個缺點:老化過程耗時耗錢,并可能導致閾值電壓和導通電阻因為柵極長時間地承受高偏壓和高溫應力而發生嚴重漂移,進而引起所謂的偏壓溫度不穩定性。
用于外部柵極氧化層可靠性評價的應力試驗
為能可靠地預測器件在正常運行工況下的失效概率,必須開展應力試驗來探究導致器件出故障的早期失效機理。旨在探究氧化層磨損機理的應力試驗——比如通常只在少量樣品上進行的加速經時擊穿(TDDB)試驗,并不適合用于研究在芯片典型壽命內和器件正常運行(電壓、溫度)期間可能發生的故障。為了克服這個問題,英飛凌開發出兩種不同的應力試驗方法來驗證所有器件的篩查結果乃至柵極氧化層可靠性。
1. 馬拉松應力試驗
研究外在失效的常用方法之一是,給器件施加盡可能接近現實世界應用條件的應力,同時測試大量的樣品。之所以要求測試大量樣品,是因為在經過電氣篩查之后,外在失效發生的概率通常極低。為此,我們開發出一種新的試驗方法,它就是我們所稱的“馬拉松應力試驗”。該試驗是給數以千計的器件同時施加位于接近運行條件和類似于典型老化條件的參數區間內的應力。但與老化試驗不同的是,我們施加應力的時間長很多(100天),以增加發現外在失效的概率。為了解決馬拉松應力試驗對于大樣品量的需求,我們開發出一種專門的試驗系統,它能讓我們將許多器件放在一個封裝里,將許多封裝放在一個應力板上,再將多個應力板同時放進一個烘箱里。然后再同時運行多個烘箱。
在案例研究中,我們利用三組通過電氣篩查的、擁有不同雜質缺陷密度的器件樣品,開展和運行了三次獨立的馬拉松試驗。這三組樣品與器件在開發過程中取得的進展大致對應,即,第一組樣品對應于氧化層形成過程的初始階段,而第三組樣品代表產品放行前的技術狀態。實驗目的是監測和量化在清洗、流片和電氣篩查等方面實現的各項改進效率。在150°C下保持100天時,最好的一組(第三組)在VGS=+30V時每1000個器件只有1個失效,而在VGS=+25V和VGS=-15V時失效器件數都為零。馬拉松應力試驗中的失效情況如圖3中的韋伯分布所示。為了得到在運行條件下對應的韋伯分布,我們利用線性E模型將VGS=+30V時的失效時間換算成VGS=+18V時的失效時間。換算結果顯示在圖3的右上角中。請注意,在30V馬拉松應力試驗中檢測出的所有失效器件數,將會遠遠超出在18V的標稱柵極偏壓下和20年的假定產品壽命內擁有的失效器件數。通過將測量數據外推到假定的最長運行時間(如20年),即可推斷出一個生命周期中的失效概率。
圖3.在利用擁有不同外在缺陷密度的、三組不同的SiC溝槽式MOSFET樣品進行的馬拉松應力試驗中,獲得的失效概率的韋伯分布圖。通過線性e模型,將VGS=30V的過應力條件下的馬拉松試驗結果,換算成VGS=18V的柵極使用電壓下的結果。對于F和t,請參閱圖2中的說明。
在外推時,我們假定韋伯斜率參數β=1。這是一種最先進的失效率分析方法,其中,在用篩查法剔除外在失效之后,留下的器件失效概率符合本征失效的韋伯斜率1。總結馬拉松試驗案例研究的最終結果:三組樣品中有兩組在150°C和18V時和20年的運行時間內都顯示出個位數的ppm級失效概率。這些數值與成熟的Si技術是類似的。
馬拉松應力試驗是估計SiC MOSFET器件在正常運行條件下和一個生命周期中的失效概率的非常有效的方法。但是,該試驗需要測試大量的樣品,并且需要采用非常復雜的方式進行校驗。選擇柵極應力水平時,必須使其遠低于被測器件的本征擊穿極限,同時還要足夠苛刻以能在計劃的試驗持續時間內激發一些外在失效。要想確定合適的應力條件,必須開展廣泛的初步調查,和/或對被測器件具備充分的了解。因為這個原因,也因為開展并行試驗需要專門的試驗系統,所以馬拉松應力試驗主要是被器件制造商用于量化在自家工廠里生產出的SiC MOSFET的可靠性。要想更定性地比較不同廠家的產品的柵極氧化層可靠性,開展壽命終期應力試驗(如“柵極電壓步進應力試驗”)更加方便。
2. 柵極電壓步進應力試驗
該試驗是通過逐步增大柵極應力偏壓,在最高允許結溫(Tj,max)下和設定的應力持續時間(tstr)——如24h或168h——內,測試數量較少的SiC MOSFET器件,如圖4所示。在應力水平每上升一個臺階后,分別檢測器件的柵-源極漏電流電平。統計失效器件數目,并從分布圖中剔除失效器件。在第一個應力級差下,器件被施加推薦的柵極使用電壓(VGS,rec)——比如+15V。用同樣的方法在最高允許柵極電壓(VGS,max)下進行第二個應力級差的試驗。從這一步開始,在每個應力級差之后將柵極電壓增大+2V(舉例),不斷進行試驗,直至所有器件都已失效(VGS,EOL)。在試驗結束時,通過韋伯統計數據分析失效時間和失效器件數。在圖5中給出的示例中,顯示和比較了對來自四家不同的SiC MOSFET供應商的器件進行試驗所得到的結果。從該圖可以看出,在假定運行時間為20年時,只有M4顯示出擁有足夠失效率的、清晰的本征失效支線,而其它器件(主要是M1)在相對較小的電場強度下都出現明顯較多的外在失效。
圖4.柵極電壓步進應力試驗。在每個應力試驗序列之前和之后,通過檢測柵-源極漏電流來檢查每個芯片的柵極完整性。這種方法為壽命終期試驗。
圖5.利用由四個不同器件廠家生產的100個商用的SiC MOSFET器件——其中包括來自英飛凌的、采用比M1或M3的平面式器件更厚的柵極氧化層的溝槽式器件,進行柵極電壓步進應力試驗,獲得的失效概率的韋伯分布圖。其中,空心符號代表因內在原因而被擊穿的器件,實心符號代表因外在原因而被擊穿的器件。虛線代表外在失效曲線,直線代表內在失效曲線。
結論
SiC MOSFET的柵極氧化層可靠性已有大幅提高。但是,由于SiC材料的缺陷密度更大,所以要向“Si標準”——即,個位數的ppm級失效概率——看齊仍然存在挑戰性。本章介紹了SiC MOSFET柵極氧化層可靠性的基本方面,并概述了通過電氣柵極電壓篩查降低現場失效概率的概念。為了估計工業級SiC溝槽式MOSFET在典型運行條件下的最大現場失效概率,我們提出了所謂的馬拉松應力試驗,它是在接近于運行電壓的電壓應力下對大量的器件進行測試。該試驗的結果表明,通過使用優化的器件處理和高效的電氣篩查,可以使工業級SiC MOSFET達到與Si器件相媲美的、優異的柵極氧化層可靠性。
為了比較有限數量的、柵極氧化層性能普遍未知的器件的柵極氧化層可靠性——比如不同廠家生產的商用器件的柵極氧化層可靠性,我們又介紹了一種更為通用的壽命終期應力試驗。這第二個試驗不能像馬拉松應力試驗一樣能夠預測柵極氧化層可靠性,但更適合用于比較來自不同廠家的任意SiC MOSFET的可靠性。