大家好，這里是大話硬件。

前面一系列的文章，對SDRAM器件內部的原理進行了分析，今天這篇文章結合DDR3 SDRAM 顆粒，具體看看這個課題管腳的描述。

在官網下載DDR3 MT41J系列的數據手冊，描述如下。結合前面的文章，應該不難讀懂了。

在數據手冊中，對管腳的描述如下：

數據手冊中對管腳的描述如下：

為了搞清楚每個信號的意思，專門對表格中管腳定義和功能進行翻譯和梳理如下。在文章最后有獲取表格的方式。

在網上下載海思開發板的原理圖，可以看到海思原理圖DDR3的連線如下，將其分為5個部分。

紅框是地址線，行地址和列地址是共用這些線；

綠色框是時鐘，復位，以及控制線，這些信號都是參考差分時鐘CKE和CK# 采樣；

CS# 信號是同時選中2片DDR

如果8片DDR在DIMM上，CS就是同時選中8片DDR，也就是1個rank。

紫色框是電源和地；

藍色框是數據線還有輸入輸出數據采樣時鐘；數據的采樣是以DQ和DQS來采樣，而不是CK和CK# 這里需要注意區分；

橙色框是額外配置管腳，在ZQ上要接240Ω的電阻，簡單的理解就是這個電阻可以讓DDR進行校準的時候作為參考，更好的輸出信號，提高信號完整性。

VREF信號在管腳定義中有寫，需要將VREF信號保持穩定。為了保持參考信號的穩定，海思官方使用單獨的電源供電，并使用電阻進行分壓。

有些設計中，使用專門的LDO芯片還生成這個參考電壓VREEFCA。

基于上面對DDR3原理圖的分析，再看DDR4的原理圖，是不是就完全沒問題，功能管腳和DDR3基本一樣，這里DQS分了低8位和高8位而已。